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1、信号上升时间约是时钟周期的10%，即1/10x1/FcLock。例如100MHZ 使中的上升时间 ...
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一帘幽梦飞 | 发表时间 2014-10-15
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根据学校的安排，为大三（即将步入大四）的同学们在暑期开设一个EDA硬件课程设计，目的是让刚学完VHD ...
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永不止步步 | 发表时间 2014-11-05
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new与malLoc的相同点与不同点。 ...
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永不止步步 | 发表时间 2015-11-13
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介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、veriLog ...
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畅学e | 发表时间 2015-05-13
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一、HelLo, world!在linux下输入：（以helLo.c为例）首先选中文件要保存的路径（ ...
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派大星 | 发表时间 2014-12-22
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本文提出了一种嵌入式系统全程喂狗策略及实现方法，从系统上电、引导程序(BootLoader)、操作系 ...
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永不止步步 | 发表时间 2014-09-13
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本书从初学者的立场出发，为广大初学者提供了一个FPGS入门学习平台，以深入浅出的方式介绍FPGA的基 ...
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露水非海 | 发表时间 2016-03-14
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这几天复习了一下VeriLog的语法知识，就借此写写我对这些东西的想法吧。感觉呢，是和C语言差不多， ...
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露水非海 | 发表时间 2016-05-18
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云计算任务调度是云计算最重要的问题之一。为解决云计算调度问题，提出一种基于改进和声搜索的调度算法。该 ...
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AJ代发 | 发表时间 2016-05-04
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BootLoader在嵌入式开发中是操作系统和硬件的枢纽,它为操作系统内核的启动提供了必要的条件和参 ...
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期待 | 发表时间 2015-03-24
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在VeriLog HDL中，有两种过程性赋值方式，即阻塞式（bLocking）和非阻塞式（non ...
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Dabing | 发表时间 2015-02-04
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本文根据2.5Gbps高速串行收发器的工作实际，为降低后续电路设计难度，采用工作速率较高的电流模式逻 ...
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宝啦宝呀 | 发表时间 2015-05-16
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不会veriLog（当然VHDL也是一样的）那你会别的也算不上优秀的Digital IC Engin ...
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期待 | 发表时间 2015-04-09
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讨论了Microchip公司的KEELoQ加解密算法的实现机制,通过引入随机数,提出了一种新的改进算 ...
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智能手表已经开始变得越来越好，但续航依然是这类设备的薄弱环节。在本届Computex展上，一家名为P ...
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永不止步步 | 发表时间 2014-06-10
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经过一周的努力，终于将流水部分的VeriLog代码给写出，并给出了自己的MIPS汇编测试代码，过了， ...
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期待 | 发表时间 2015-04-09
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本文介绍的系统主要由两片Altera公司的CycLoneⅡ系列的EP2C8Q20818和飞利浦公司的 ...
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这个问题也是完全和操作系统有关。某些版本的curses 函数库有nodelay()
的函数。根据所 ...
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王者风范 | 发表时间 2015-11-04
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我以前只用过round fix fLoor ceiling，但是这次发现默认的舍入模式是 ne ...
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永不止步步 | 发表时间 2015-06-08
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2. 最基本的BLockRAM 2.1 BLockRAM的初探 2.2 7系列BLockRAM资源 ...
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lotuse | 发表时间 2016-08-17
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