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[ 话题 ] cadence导入导出相关设置文件

根据实际项目和操作中的应用，cadence的allegro的一些经验和大家分享下： 1.导出颜色设置文件通用的板层叠加模型可以设置通用的文件来简化设计流程，叠层设计，颜色...

来自 PCB技术专区|by 永不止步步 |发表时间 2015-10-12 |0个回复

[ 话题 ] DDR3不能运行到额定频率

这个案例的问题是这样的：某客户有一个板子需要新增一部分功能，想将原来的小板改为大板，但出于成本考虑，又将原来的8层板改为了6层板，板子做出来后在实际测试时DDR3只...

来自 PCB技术专区|by 永不止步步 |发表时间 2015-11-17 |0个回复

[ 话题 ] 如何快速隐藏电源/地网络飞线(鼠线)–allegro小技巧

Cadence Allegro 网表成功导入，准备布局布线，把器件的飞线打开，预估一下器件间的网络连接关系，却发现很凌乱有木有，电源、地网络鼠线显示的一堆，非常碍眼。其实电...

来自 PCB技术专区|by 永不止步步 |发表时间 2016-10-13 |0个回复

[ 话题 ] PCB走线经验总结

在PCB设计中，布线是完成产品设计的重要步骤，PCB走线的好坏直接影响整个系统的性能，布线在高速PCB设计中是至关重要的。布线的设计过程限定高，技巧细、...

来自 PCB技术专区|by 一见钟情 |发表时间 2016-10-25 |0个回复

[ 话题 ] 工程师应牢记的PCB设计重要原则

缩短PCB设计周期已成为一个常规问题。设计师也面临着<...

来自 PCB技术专区|by 粽子糖果 |发表时间 2016-10-28 |0个回复

[ 话题 ] 资深工程师PCB设计经验总结

作为一个电子工程师设计电路是一项必备的硬功夫，但是原理设计再完美，如果电路板设计不合理性能将大打折扣，严重时甚至不能正常工作。根据公司工程师的经验，总结出以下一些ＰＣＢ设计中应该注...

来自 PCB技术专区|by 粽子糖果 |发表时间 2016-10-28 |0个回复

[ 话题 ] PCB设计技巧经典69问

1、如何选择 PCB 板材？选择 PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的 PCB...

来自 PCB技术专区|by 粽子糖果 |发表时间 2016-11-08 |0个回复

[ 话题 ] 实现PCB高效自动布线的设计技巧和要点

尽管现在的EDA工具很强大，但随着PCB尺寸要求越来越小，器件密度越来越高，PCB设计的难度并不小。如何实现PCB高的布通率以及缩短设计时间呢？本文介...

来自 PCB技术专区|by 粽子糖果 |发表时间 2016-11-09 |0个回复

[ 话题 ] 大面积敷铜与网格铜的比较及过孔间距设置

pcb覆铜技巧之大面积敷铜、网格铜哪一种好？　　1、经常也有人问到，大面积覆铜好还是网格覆铜好，不好一概而论。为什么呢？大面积敷铜,具备了加大电流和...

来自 PCB技术专区|by 粽子糖果 |发表时间 2016-11-19 |0个回复

[ 话题 ] 本人单片机学习心得

写给爱好单片机以及正在学习单片机的同学们刚才我看到一个帖子...

来自 51讨论交流|by 粽子糖果 |发表时间 2016-10-19 |0个回复

[ 话题 ] Allegro绘制PCB流程

单位换算 1mil = 0.0254 mm 1mm = 39.3701 mil 默认情况下我们更倾向于使用mil单位绘制PCB板。 1 新建工程，...

来自 PCB技术专区|by 永不止步步 |发表时间 2017-02-17 |0个回复

[ 话题 ] 射频电路板的设计技巧

射频电路板设计由于在理论上还有很多不确定性，因此常被形容为一种“黑色艺术”，但这个观点只有部分正确，RF电路板设计也有许多可以遵循的准则和不应该被忽视的法则...

来自 PCB技术专区|by 永不止步步 |发表时间 2017-02-18 |0个回复

[ 话题 ] 如何学好PCB设计

作为一个电子工程师，设计电路是一项必备的硬功夫，但是原理设计再完美，如果电路板设计不合理性能将大打折扣，严重时甚至不能正常工作...

来自 PCB技术专区|by 粽子糖果 |发表时间 2017-03-20 |0个回复

[ 话题 ] DM8168 layout

吸取了上次制板的经验教训，新版本的DM8168又出炉了。。。第一层：电源、DM8168、DDR3、FPGA、CPLD、Nandflash、USB、以太网、SATA、JTAG等。...

来自 PCB技术专区|by 永不止步步 |发表时间 2017-03-29 |0个回复

[ 话题 ] Make PCB Lirary PCB设计总结

第一次由已绘制好的原理图来进行PCB绘制，低水平、经验的总结，不够供TA人参考。需求：原理图已经绘制，并已经导入PCB（A.PCB）内，线已经布了一部分。需要从新...

来自 PCB技术专区|by 永不止步步 |发表时间 2017-04-18 |0个回复

[ 话题 ] 被忽略的硬件常识

在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-09-17 |4个回复

[ 话题 ] Quartus II 中如何保持信号不被综合

在一些应用中，有些特定的信号我们需要保留，用于进行采集检测，而综合器会自动优化把它综合掉，那么，应该怎样告诉综合器，不让它优化掉我们需要保留的信号呢？对这种情况的处理是增加约束...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-02-18 |0个回复

[ 话题 ] 系统设计初期如何对FPGA芯片进行选型

目前市场上FPGA型号种类越来越多，价格也相差很大，一个项目选择的FPGA是不是合适，不仅影响到项目成本，甚至有时候可以决定项目的成败。那么如何在项目初期进行FPGA选择呢？我们需...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-09 |0个回复

[ 话题 ] 使用Chipscope时如何防止reg_wire型信号被优化掉

随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-18 |0个回复

[ 话题 ] quartus_ii_常见的19个错误、28个警告

(一)Quartus警告解析　 1.Found clock-sensitive change during activeclock edge at time<tim...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复