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FPGA成长之路第一篇！
学习FPGA几个月以来 第一篇文章，我不擅长文字表达；就直奔主题了。
今天快下班闲来无事，在写一个点亮数码管的代码，手一抖，突然把编辑区...
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在一个alWays语句中，如果出现不同级的优先级判断时，一般大家采用if........else if........else.....等，这种思维通常是软件编程的思想。对于FPG...
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开发的一款液晶驱动器，接收MCU过来的指令和数据进行图像显示。使用了一片可编程（带使能和PWM调节控制）的背光芯片。在CPLD设计中，上电复位状态将背光使能拉低（关闭），直到MCU...
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在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...
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//------------------- //18B20驱动程序 by zmz // 2008.4.19 //-------------------...
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今天做了一个实验，发现从Quartus II的Tools菜单下执行TCL脚本，如果TCL脚本里调用了其它TCL脚本，那么所有的TCL脚本就必须放在工程目录下，否则被调用的TCL脚本...
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最近在整SOPC，在xilinx的EDK开发环境中开发自己的IP，自己的IP中又要调用xilinx ISE中的一些IP，例如ram、rom、clock等，一直苦于不知道如何调用，找...
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Xilinx的FPGA设计有一套自己的开发工具——ISE。ISE功能强大，其中最重要一个就是它里面自带了大量的程序模板，使得设计人员不需要自己手动敲一些重复...
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WIDTH=64;这里将一副64*64bmp格式的灰度图数据做成.mif文件以便FPGA可以方便的读进RAM。
bmp前54字节是位图文件头和位图信息头，我们要提取的是54字节后...
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昨晚项目调试的时候遇到一个问题：
输入IQ交织、有符号的复信号，时序是：
iq_data&...
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Error:
Can't launch the ModelSim-Altera softWare -- the path to the location...
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我用的EPM3128ATC100-10这个芯片，这个芯片输出脚或者输入输出脚默认的上电状态都是高电平，在quartusII里好像不能找到引脚初始状态的设置，我在程序里这样写，感觉方...
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http://WWW.eeskill.com/article/id/38054 就是这篇文章
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这是刚开始学习FPGA时候，积累的一点资料。
具体如下，其实作者强调了在用FPGA做设计的时候，要注意同步设计，盲目的使用
信号做时钟，在时序分析上有很大问题，隐含着很大风险。...
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在FPGA中，边沿检测电路中，都用的是时钟上升沿。满足触发器的建立与保持时间吗？
alWays@（posedge clk）
begin
b<=a；
c&l...
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原Verilog程序如下：
Wire [22:0] Total_Max;
reg [23:0] Mixed_Max;
Wire [23:0] overfloW_e...
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上周没有定下任务，于是看看文档，累了就把尘封多时的altera的FPGA和CPLD拿出来玩玩。由于一直用的是xilinx的芯片，用的都是ISE或vivado，好久没用的quartu...
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所需软件：Quartus/ISE、EZ-USB_devtools、LabvieW与VISA驱动
步骤：
1，安装Quartus/ISE、EZ-USB_devtools、Labv...
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soc中如果让FPGA和HPS同时控制某一个输入或输出会不会出现矛盾？
这是我之前问别人的一个问题。
其实答案很明显，让FPGA和HPS同时控制某一个输入或输出是不可能的事情。...
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在一些应用中，有些特定的信号我们需要保留，用于进行采集检测，而综合器会自动优化把它综合掉，那么，应该怎样告诉综合器，不让它优化掉我们需要保留的信号呢？
对这种情况的处理是增加约束...
畅学电子
