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[ 话题 ] FPGA系统设计法则

不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA...

来自 FPGA|by 一见钟情 |发表时间 2017-12-28 |0个回复

[ 话题 ] FPGA的学习心得

FPGA在目前应用领域非常，在目前的单板设计里面，几乎都可以看到它的身影。从简单的逻辑组合，到高端的图像、通信协议处理，从单片...

来自 FPGA|by 粽子糖果 |发表时间 2017-09-22 |0个回复

[ 话题 ] FPGA & Verilog开发经验

1. wire与reg之外的数据类型不要在Verilog代码中出现。 2. assign(组合逻辑)与always之外的语句不要在Verilog代码中出现。 3. 一个modu...

来自 FPGA|by 粽子糖果 |发表时间 2017-09-08 |0个回复

[ 话题 ] FPGA&CPLD学习心得

1.硬件设计基本原则 1)速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面...

来自 FPGA|by 粽子糖果 |发表时间 2017-08-28 |0个回复

[ 话题 ] 零基础学FPGA

长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题。作为管理员经常要给这些菜鸟们普及基础知识，但是非常不幸的是很多菜鸟怀着一种浮躁的心态来学习&nbs...

来自 FPGA|by 粽子糖果 |发表时间 2016-11-17 |0个回复

[ 话题 ] Verilog中的阻塞与非阻塞语句

关于阻塞：计算RHS并更新LHS，此时不能允许有来自任何其他Verilog语句的干扰。所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前...

来自 FPGA|by 粽子糖果 |发表时间 2016-11-09 |0个回复

[ 话题 ] modelsim编译库问题

在做PCIE ip core仿真时，安装的modelsim se 10.0a在编译xilinx的unisims 一直提示can't determine language ...

来自仿真|by 永不止步步 |发表时间 2016-11-10 |0个回复

[ 话题 ] FPGA相关问题解答

1、FPGA主要应用于什么方向的产品？发展前景如何？答：近几年可编程的门阵列（FPGA）技术发展迅速，其高度的灵活性，使其在通信、数据...

来自 FPGA|by 粽子糖果 |发表时间 2016-11-03 |0个回复

[ 话题 ] 关于FPGA学习的问题总结

如何学好FPGA呢，很多人很困惑，多数停留在基础位置徘徊，我就这方面问题给大家谈几点自己的看法。 1.基础问题

来自 FPGA|by 一见钟情 |发表时间 2016-10-18 |0个回复

[ 话题 ] 开发工程师的FPGA学习心得

从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都...

来自 FPGA|by 一见钟情 |发表时间 2016-10-17 |0个回复

[ 话题 ] 拉普拉斯算子的FPGA实现方法

引言在图像处理系统中常需要对图像进行预处理。由于图像处理的数据量大，对于实时性要求高的系统，采用软件实现通常难以满足实时性的要求。Altera的QuartusⅡ作为一种可编程...

来自 FPGA|by 粽子糖果 |发表时间 2016-10-12 |0个回复

[ 话题 ] 完善FPGA系统设计的三个原则

一，面积与速度的平衡互换原则这里的面积指的是FPGA的芯片资源，包括逻辑资源和I/O资源等；这里的速度指的是FPGA工作的最高频率（和DSP或者ARM不同，FPGA设计的工作频...

来自 FPGA|by 粽子糖果 |发表时间 2016-09-23 |0个回复

[ 话题 ] FPGA学习需注意的几个重要问题

1.基础问题 FPGA的基础就是数字电路和HDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是哪个版本的，这个是基础，多了解也有助于形成硬件设计的思想。在语言方...

来自 FPGA|by 粽子糖果 |发表时间 2016-09-22 |0个回复

[ 话题 ] 在Quartus II中调用Modelsim联合仿真

一．在quartus中新建工程后，点击工具栏里的Tools，在下拉菜单中选取Options，弹出对话框，在对话框里选择EDA Tool Options，然后在右侧的Modelsim...

来自 FPGA|by 粽子糖果 |发表时间 2016-09-21 |0个回复

[ 话题 ] Verilog中task的用法

task在综合的时候不能带有时序控制，它里面的变量都是局部变量，如果想用task持续的改变一个变量，需要在他的外部定义一个全局变量。例如：

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-28 |0个回复

[ 话题 ] Verilog选择数据类型时常犯的错误

• 信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。 • &n...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复

[ 话题 ] this signal is connected to multiple drivers

背景：Xilinx公司的FPGA ，ISE 13.4 开发环境， Verilog HDL语言问题描述：检查语法没有错误，用modelsim仿真也可以，但...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-18 |0个回复

[ 话题 ] Cannot mix blocking and non blocking

ISE Verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-18 |0个回复

[ 话题 ] Quartus II 中如何保持信号不被综合

在一些应用中，有些特定的信号我们需要保留，用于进行采集检测，而综合器会自动优化把它综合掉，那么，应该怎样告诉综合器，不让它优化掉我们需要保留的信号呢？对这种情况的处理是增加约束...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-02-18 |0个回复

[ 话题 ] soc中如果让FPGA和HPS同时控制某一个输入或输出

soc中如果让FPGA和HPS同时控制某一个输入或输出会不会出现矛盾？这是我之前问别人的一个问题。其实答案很明显，让FPGA和HPS同时控制某一个输入或输出是不可能的事情。...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-12-17 |1个回复