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目前市场上FPGA型号种类越来越多，价格也相差很大，一个项目选择的FPGA是不是合适，不仅影响到项目成本，甚至有时候可以决定项目的成败。那么如何在项目初期进行FPGA选择呢？我们需...
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问题如下：
我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...
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ISP（In-System Programmable;在线编程）。ISP笼统的说就是在线编程,把单片机焊到电路板上,如果发现程序哪里有不合适的地方,可以直接通过pc进行编程,而不用...
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问题如下：
我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...
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这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了...
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在使用chipscope来查看输入时钟时，如果输入时钟是chipscope的采样时钟，那么这个时钟线将显示不了高低变化的电平。因为要看的时钟和采样的时钟同步，采样时钟高，输入时钟高...
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随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
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ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non...
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背景：Xilinx公司的FPGA&nbSP; ，ISE 13.4 开发环境，&nbSP; verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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•&nbSP;&nbSP;&nbSP;&nbSP;信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。
•&nbSP;&n...
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(一)Quartus警告解析 &nbSP;1.Found clock-sensitive change during activeclock edge at time<tim...
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Error: SPecified license is not valid forthis machine&nbSP;
Quartus II&nbSP;软件没有破解好,重新破解试...
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module&nbSP;datainput(DVAL,LVAL,FVAL,in,clk_m,Y_data,C_data);&nbSP;&nbSP;
input&nbSP;LV...
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NiosII 下载程序过程中出现以下提示信息：
Using&nbSP;cable&nbSP;"USB-Blaster&nbSP;[USB0]",&nbSP;device&nbSP...
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任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。
function的定义：
fun...
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复位对于FPGA设计很重要，一些很奇怪而找不到原因的问题很有可能是由于复位造成的，本人就因为没理解好复位情况而受困扰几天。
复位信号可以是高电平也可以是低电平复位。并且电路分外部...
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自动生成Tcl文件
Project -> Generate Tcl File for Project...
弹出如下对话框，设置脚本路径。
SPan>
&nbSP...
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WARNING:PhysDesignRules:372&nbSP;-&nbSP;Gated&nbSP;clock.&nbSP;Clock&nbSP;net&nbSP;rd_en&n...
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驱动安装
-问题描述
Windows7系统对驱动程序的使用要求有数字签名，否则无法正常使用&nbSP;-问题解决&nbSP;开机按F8界面，选择禁用驱动程序签名强制
时序仿真...
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一 背景
最近在拿FPGA测试ISA总线的时序，同时ISA总线的master是用研华工控机pcm3362。工控机跑的UBUNTU系统，所以总体是在测试Linux环境下，驱动程序通...
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