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(一)Quartus警告解析 1.Found clock-sensitive change during activeclock edge at time<tim...
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背景：Xilinx公司的FPGA ，ISE 13.4 开发环境， verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....
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1．C语言和汇编语言在开发单片机时各有哪些优缺点？
答：汇编语言是一种用文字助记符来表示机器指令的符号语言，是最接近机器码的一种语言。其主要优点是占用资源少、程序执行效率高。但是...
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以下内容必须一字一句不差的认真阅读并实验，否则无助于解决问题。
使用USB下载线和STC-ISP下载软件的时候总会出现下载失败的问题，这次对我出现的下载失败现象和可能...
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前年的时候因为要搞一个Wifi方案，接触了下STM32F103，后来有更简约的Wifi方案，也就没有深入实践STM32了。最近在弄一个STM8S103F的项目，这货真是便宜，量产型...
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第一次由已绘制好的原理图来进行PCB绘制，低水平、经验的总结，不够供TA人参考。
需求：原理图已经绘制，并已经导入PCB（A.PCB）内，线已经布了一部分。需要从新...
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最近J-Link调试程序，不知何故，USB报无法连接，试了别的电脑也是这样。文件存于“百度网盘/05、组装维修/4、单片机/1、JLink-ARM仿真器”下...
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模拟信号尤其是类似0～数十MHz video信号宽带电路时，电路图上详细标示信号的流动路径与组件位置非常重要。图1 是电流复归型video 用OP 增幅器HA-5020 构成的影像...
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单位换算
1mil = 0.0254 mm
1mm = 39.3701 mil
默认情况下我们更倾向于使用mil单位绘制PCB板。
1 新建工程，...
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TopLayer(顶层)画出来的线条是红色，就是一般双面板的上面一层，单面板就用不到这层。
BottomLayer(底层)画出来的线条是蓝色，就是单面板上面的线路这层。
Mid...
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在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、 双面布线...
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在PCB设计中，布线是完成产品设计的重要步骤，PCB走线的好坏直接影响整个系统的性能，布线在高速PCB设计中是至关重要的。布线的设计过程限定高，技巧细、...
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Cadence Allegro SKill 语言出Gerber创建Film层信息的API
Cadence Allegro SKill 能够极大的扩展Cadence ...
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1.PCB原理图常见错误：
（1）ERC报告管脚没有接入信号：
a. 创建封装时给管脚定义了I/O属性；
b.创建元件或放置元...
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电的发现给人们的生活带来了太多的便利，比如点亮了漆黑的夜晚，延长了食物的保质期，丰富了家庭娱乐生活等等。随着技术的发展，智能概...
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外部中断配置
1配置中断
1、 分配中断向量表：
/* Set the Vector Table base location at 0x20000000...
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在向ti的5509a烧写程序时碰到了“Failed to get BP addr”问题，问题原因和解决方法如下：
1.烧写插件的安装程序是C5000C60...
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环境
操作系统：Win7, 64bitIDE：CCS V3.3仿真器：SEED XDS510PLUSDSP型号：TMS320C6713GDP(DSP6713)检查步骤
1、试着...
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