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1) QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulation because delay annotation i...
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银火虫 |发表时间 2016-06-23
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一、总线：我们知道，一个电路总是由元器件通过电线连接而成的，在模拟电路中，连线并不成为一个问题，因为各器件间一般是串行关系，各器件之间的连线并不很多，但计算机电路却不一...
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银火虫 |发表时间 2016-05-31
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1. 拉扎维的《模拟CMOS集成电路设计》
我们研二模电课的教材，老师把这门课讲得可圈可点。当时没意识到有其他书，于是我就把...
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.1、如何处理实际布线中的一些理论冲突的问题
问：在实际布线中，很多理论是相互冲突的；例如： 1。处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，...
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Linux为何如此深得人心呢？以下是我们精选的10项原因：
1、高安全性
安装L...
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1、安装软件
安装ubuntu 12.04的时候出现如下问题——
This kernel requires th...
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操作系统: WinXP 32bit
仿真器: SEED-XDS560 Plus
开发环境: CCS 5.2
目标处理器: TMS320 C6727
############...
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一见钟情 |发表时间 2017-09-21
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初次使用keil3，光标总是定位不准，修改十分麻烦，google后解决问题，修改tools.ini如下(蓝色为加入项)：
NAME="YGLenovo User", ...
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工具： PADS 9.3
原理图：PADS Logic
## File -> New ; 新建个空白带border的图纸。
## 如果觉得默认sizeB的边...
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根据具体情况，可以有四种方式更新封装。
1、常规操作，直接从原理图导入PCB；
2、如果原理图part已经更新，勾选Preference页的Compare PCB Deca...
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单位换算
1mil = 0.0254 mm
1mm = 39.3701 mil
默认情况下我们更倾向于使用mil单位绘制PCB板。
1 新建工程，...
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PCB footprint制作问题
这些天在用orcad画原理图，基本学会了，有个问题一直不懂，请教各位高手，orcad中元件的封装如何制作？在哪块呢？一直找不着。...
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Cadence Allegro PCB Editor 如何导出封装库 复用现有PCB板上的封装库 将偷懒进行到底
Cadence Allegro PCB Edito...
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Cadence Allegro 网表成功导入，准备布局布线，把器件的飞线打开，预估一下器件间的网络连接关系，却发现很凌乱有木有，电源、地网络鼠线显示的一堆，非常碍眼。
其实电...
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Cadence Allegro 如何关闭铺铜(覆铜)shape的显示和设置shape显示模式–allegro小技巧
Cadence Allegro 画完...
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Cadence Allegro PCB 铺铜(覆铜)Shape呈格点状填充而不是完整全铜显示问题–Allegro技巧
Cadence Allegro P...
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DXP在铺地时为何显示与所有网络线相连？
布板中如果铺地显示与所有网络线相连，
其原因是
1检查原理图 有时将地网络设置错误
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使用 Ultra Librarian生成PCB库我用到最多的了。并且其中更多的是应用于来自TI的一些产品的封装设计。
然而一直...
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【转】capture CIS与Allegro交互布局 ————作者：吴川斌1. 打开原题图，Options->P...
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工具： PADS 9.3
原理图：DxDesigner
主要任务： 1、建新原理图； 2、基本工程配置； 3、加页边框； 4、新建symbol文件； 5、添加元件；...
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