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最近在整SOPC，在xilinx的EDK开发环境中开发自己的IP，自己的IP中又要调用xilinx ISE中的一些IP，例如ram、rom、clock等，一直苦于不知道如何调用，找...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

FPGA使用的越来越广泛，除了可用于设计控制电路以为，数字信号处理电路更是FPGA的强项和难点。个人可以说才刚刚入门FPGA设计，也做过一些数字信号处理方面的电路设计，记录下个人心...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

Xilinx的FPGA设计有一套自己的开发工具——ISE。ISE功能强大，其中最重要一个就是它里面自带了大量的程序模板，使得设计人员不需要自己手动敲一些重复...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-04 |0个回复

我用的EPM3128ATC100-10这个芯片，这个芯片输出脚或者输入输出脚默认的上电状态都是高电平，在quartusII里好像不能找到引脚初始状态的设置，我在程序里这样写，感觉方...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-02-01 |0个回复

这是刚开始学习FPGA时候，积累的一点资料。具体如下，其实作者强调了在用FPGA做设计的时候，要注意同步设计，盲目的使用信号做时钟，在时序分析上有很大问题，隐含着很大风险。...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-09-10 |0个回复

上周没有定下任务，于是看看文档，累了就把尘封多时的altera的FPGA和CPLD拿出来玩玩。由于一直用的是xilinx的芯片，用的都是ISE或vivado，好久没用的quartu...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-12-15 |0个回复

在一些应用中，有些特定的信号我们需要保留，用于进行采集检测，而综合器会自动优化把它综合掉，那么，应该怎样告诉综合器，不让它优化掉我们需要保留的信号呢？对这种情况的处理是增加约束...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-02-18 |0个回复

ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-18 |0个回复