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[ 话题 ] MSP430串口数据收发的讨论

在做串口通信看<MSP430系列16位超低功耗单片机原理与应用> 沈建华编著一书中感到书中有些控制字没有列出,编写程序时容易忘记写.出现不必要的错误. ME2 IE2...

来自 MSP430|by 永不止步步 |发表时间 2017-03-08 |0个回复

[ 话题 ] MSP430FG439上实现IO模拟UART以及移植要点解析

最近要做MSP430上的开发，一上手就要做IO模拟UART这种难度的玩意，幸好网上已经有很多现成的MSP430的软串口实现例子，本文代码大部分参考的《MSP430的Timer_A实...

来自 MSP430|by 永不止步步 |发表时间 2017-03-09 |0个回复

[ 话题 ] MSP430低功耗问题的理解

在刚开始使用低功耗的时候照葫芦画瓢（好像是LIERDA的一个技术支持工程师给我的例程），喜欢将低功耗的代码写成： for(;;) { _BIS_SR(LPM0_BITs); ...

来自 MSP430|by 永不止步步 |发表时间 2017-03-09 |0个回复

[ 话题 ] DS18B20初始化失败，用MSP430F149

【问题描述】刚开始学习MSP430单片机，参考网上修改的程序， DS18B20总是初始化失败，端口读入的值总是FFFF。延时用示波器测的，满足500，改为600US也不好用，请教各...

来自 MSP430|by 永不止步步 |发表时间 2017-03-14 |0个回复

[ 话题 ] 关于MSP430F5438的ADC12中REFOUT的问题

【问题描述】我设置寄存器ADC12CTL2中的ADC12REFOUT有效时，单片机管脚REF端有2.5V电压的输出，但是同时ADC采集的有效位却只有8位，而到不了12位，这是为什么...

来自 MSP430|by 永不止步步 |发表时间 2017-03-15 |0个回复

[ 话题 ] MSP430 SD16_A的采样速率的研究

之前已经对MSP430F4250的SD16_A进行了入门级的了解和设置，但由于项目有要求： AD——模拟信号频率范围100~20kHz，采样率40kHz，...

来自 MSP430|by 永不止步步 |发表时间 2017-04-18 |0个回复

[ 话题 ] MSP430F4250 AD解读

1.关于MSP430F4250： 2.关于MSP430F4250 AD：参考MSP430X4XXFamily User’s Guide: 关于16位AD采样...

来自 MSP430|by 永不止步步 |发表时间 2017-04-18 |0个回复

[ 话题 ] MSP430之变态版3线SPI总线实现(DS1302时钟芯片用)

如题, 这个是网上所谓的变态版的3线SPI总线:一根时钟线,一根使能线,一根双向IO线. 一个模块,两个文件: //spi3.c#include "typedef....

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] IAR MSP430头文件中#define定义的部分解释

今天在阅读RF_Example_Code_v1.0中头文件cc430x613x.h时发现了几部分的疑问。首先来看一下cc430x613x.h 中的3个#d...

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] MSP430PWM脉冲占空比调节LED光亮

用的是MSP430g2553./*实验板MSP-EXP430G2 * 利用定时器编写PWM电路，驱动LED，并可以通过按键调节亮度

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] 串口通信试验中的一个新手问题

if(clk_bps) begin &...

来自 FPGA讨论组|by 永不止步步 |发表时间 2013-12-31 |2个回复

[ 话题 ] Spartan6老配置电路的新问题

我以前做了一块Spartan6LX45的开发板，配置电路如下图，由于产品化的需要将开发板精简，只是对M0和M1的连接做了修改，以前使用跳线选择，方法和xilinx的SP601、sp...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-10-31 |5个回复

[ 话题 ] FPGA外挂SDRAM调试遇到的两个问题

第一个问题是，SDRAM上电后默认存储的是什么数据？随机数据吗？通过实验似乎是随机数据，如下图所示但是在调试的时候发现一个比较有趣的问题是，当电路板掉电后重...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-02-23 |0个回复

[ 话题 ] Verilog乘法运算结果为0问题的解决

原Verilog程序如下： wire [22:0] Total_Max; reg [23:0] Mixed_Max; wire [23:0] overflow_e...

来自 FPGA讨论组|by 永不止步步 |发表时间 2016-11-10 |0个回复

[ 话题 ] Verilog中generate的用法

一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复

[ 话题 ] quartus错误整理

Error: Specified license is not valid forthis machine Quartus II 软件没有破解好,重新破解试...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复

[ 话题 ] FPGA设计中的复位设计

几乎每个FPGA设计都离不开复位，但很多工程师都没有真正关心过复位的设计。当你遇到一些奇怪的问题，也许就是由复位不当引起的。对于同步单元，可以选择同步复位、异步复位或者不复位。...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-04-05 |0个回复

[ 话题 ] vhdl设计求助大神

Using VHDL, , implement an ALU for four 4-BIT input numbers A and B to produce a 4...

来自 FPGA讨论组|by xianhao |发表时间 2017-08-28 |0个回复

[ 话题 ] ADC中有效位数的意义

假设一个12位非理想的ADC，其ENOB为10BIT，这并不表示把ADC的后两位删掉就可以当做一个理想的10BITADC来使用，如果去掉后两位把该ADC作为一个10BIT的ADC来...

来自畅学模拟电路|by 永不止步步 |发表时间 2015-07-21 |0个回复

[ 话题 ] 信号发生器AD9954和AD9854的比较

AD9854和AD9954数字合成器都是高集成度的器件，它们均采用先进的DDS频率合成技等优点，非常适合于产生各类信号源。尽管AD9854和AD9954都是信号发生器，但还是有许多...

来自畅学模拟电路|by 永不止步步 |发表时间 2017-03-20 |0个回复