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[ 话题 ] MSP430G2553 状态机建模

这几天研究那个状态机建模，可能是好久都没有接触到C语言了吧。。。用起来不知道多生疏，废话不说把书上的例程搬过来，发现还是有很多的问题啊。<...

来自 MSP430|by 粽子糖果 |发表时间 2016-11-16 |0个回复

[ 话题 ] MSP430(F5529)学习笔记——UCS配置详解

MSP430(F5529)相比MSP430(F149)来讲，功能更加强大。 UCS简介MSP430F5XX/MSP430F6XX系列器件的UCS包含有五种时钟源，依次是：XT1C...

来自 MSP430|by 永不止步步 |发表时间 2016-12-30 |0个回复

[ 话题 ] 使用IAR的扩展语言特性编写可复用的代码

IAR语言扩展特性里有个##value##这种扩展语言特性，主要用于宏的实现。其中#号中间的value就是你传递进去的值。可以用来提高代码复用性。在编写CC2530的Timer3与...

来自 MSP430|by 永不止步步 |发表时间 2017-03-07 |0个回复

[ 话题 ] IAR中cortex-m4启动流程分析

软件环境：windows7旗舰版,IAR V6105(EWARM-EV-WEB-6105) ARM芯片：飞思卡尔K60N512VMD100 （cortex-m4核心） ...

来自 MSP430|by 永不止步步 |发表时间 2017-03-07 |0个回复

[ 话题 ] TimerA流水灯问题分析

在调试TimerA OR TimerB上发了将两次将近两天的时间.在此如不做出总结与纠正,以后可能会出现同样的问题.当然全不是TimerA 定时器设置问题而是在MSP430基...

来自 MSP430|by 永不止步步 |发表时间 2017-03-08 |0个回复

[ 话题 ] MSP430串口数据收发的讨论

在做串口通信看<MSP430系列16位超低功耗单片机原理与应用> 沈建华编著一书中感到书中有些控制字没有列出,编写程序时容易忘记写.出现不必要的错误. ME2 IE2...

来自 MSP430|by 永不止步步 |发表时间 2017-03-08 |0个回复

[ 话题 ] MSP430FG439上实现IO模拟UART以及移植要点解析

最近要做MSP430上的开发，一上手就要做IO模拟UART这种难度的玩意，幸好网上已经有很多现成的MSP430的软串口实现例子，本文代码大部分参考的《MSP430的Timer_A实...

来自 MSP430|by 永不止步步 |发表时间 2017-03-09 |0个回复

[ 话题 ] MSP430程序升级方式探讨

对MSP430系列单片机进行编程的方式有以下三种：利用JTAG接口，利用BSL固件和利用用户自定义的升级固件。由于利用自定义升级固件进行程序升级的方式比较灵活，并且用途广泛，本文将...

来自 MSP430|by 永不止步步 |发表时间 2017-03-09 |0个回复

[ 话题 ] DS18B20初始化失败，用MSP430F149

【问题描述】刚开始学习MSP430单片机，参考网上修改的程序， DS18B20总是初始化失败，端口读入的值总是FFFF。延时用示波器测的，满足500，改为600US也不好用，请教各...

来自 MSP430|by 永不止步步 |发表时间 2017-03-14 |0个回复

[ 话题 ] MSP430 SD16_A的采样速率的研究

之前已经对MSP430F4250的SD16_A进行了入门级的了解和设置，但由于项目有要求： AD——模拟信号频率范围100~20kHz，采样率40kHz，...

来自 MSP430|by 永不止步步 |发表时间 2017-04-18 |0个回复

[ 话题 ] MSP430F4250 AD解读

1.关于MSP430F4250： 2.关于MSP430F4250 AD：参考MSP430X4XXFamily User’s Guide: 关于16位AD采样...

来自 MSP430|by 永不止步步 |发表时间 2017-04-18 |0个回复

[ 话题 ] MSP430之AD12笔记及使用一例

MSP430的AD12使用灵活，功能强大．我在学习的过程中特别总结了一下，以后回头来也方便咯，呵呵．１．AD12(12路输入通道（8路外部输入通道，4路内部输入通道），4种模式...

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] MSP430PWM脉冲占空比调节LED光亮

用的是MSP430g2553./*实验板MSP-EXP430G2 * 利用定时器编写PWM电路，驱动LED，并可以通过按键调节亮度

来自 MSP430|by 粽子糖果 |发表时间 2017-09-09 |0个回复

[ 话题 ] verilog学习之DS18B20温度采集

//------------------- //18B20驱动程序 by zmz // 2008.4.19 //-------------------...

来自 FPGA讨论组|by 期待 |发表时间 2015-09-23 |0个回复

[ 话题 ] Quartus综合有符号数乘加运算的一个问题

昨晚项目调试的时候遇到一个问题：输入IQ交织、有符号的复信号，时序是： iq_data&...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-11-05 |0个回复

[ 话题 ] 使用Chipscope时如何防止reg_wire型信号被优化掉

随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-18 |0个回复

[ 话题 ] Verilog中generate的用法

一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复

[ 话题 ] RGB888 TO BT1120 转换

module datainput(DVAL,LVAL,FVAL,in,clk_m,Y_data,C_data); input LV...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-28 |0个回复

[ 话题 ] 如何设计FPGA复位电路

复位对于FPGA设计很重要，一些很奇怪而找不到原因的问题很有可能是由于复位造成的，本人就因为没理解好复位情况而受困扰几天。复位信号可以是高电平也可以是低电平复位。并且电路分外部...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-04-05 |0个回复

[ 话题 ] FPGA xilinx 程序调试出错

WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en&n...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-04-05 |0个回复